נושא הפרוייקט
מספר פרוייקט
מחלקה
שמות סטודנטים
אימייל
שמות מנחים
חוג נעול מופע אנלוגי משולב בטכנולוגיית 180 ננומטר
Integrated Analog PLL in 180nm CMOS Process
תקציר בעיברית
בתחום ההספק וניהול האנרגיה, גדל הצורך במערכות המבצעות אופטימיזציה בצריכת הספק ובמערכות סנכרון בין פלטפורמות שונות. חוג נעול מופע (PLL) משמש כאבן בניין מרכזית עבור השגת מטרות אלו, בזכות היכולת שלו לספק סנכרון מדויק בין אותות ולסנתז תדרים. מטרת הפרויקט היא פיתוח חוג נעול מופע אנלוגי, משולב, בטכנולוגיית 180 ננומטר, בעל יכולת לייצר טווח תדרי מוצא, המיועד לשימוש במערכות ניהול אנרגיה. חוג נעול מופע, הוא מערכת עקיבה, אשר מייצרת אות העוקב אחר אות ייחוס יציב, כך שהפרש הפאזה בניהם קבוע. התכנון שלנו מבוסס על גלאי תדר-פאזה (PFD) ועל מתנד מבוקר-מתח (VCO). הגלאי משווה בין פאזת אות הייחוס ופאזת אות המוצא כך שבעזרת המשוב המערכת מבטיחה את סנכרונן. בנוסף, מחלקי התדר ממומשים בהתאם, לקבלת טווח רחב של תדרי מוצא. באמצעות תהליך תכנון של בלוק אנלוגי משולב, הכולל ניתוח אנליטי, ביצוע סימולציות ואופטימיזציה, השגנו את הביצועים הרצויים, בין היתר הפחתת רעש הפאזה לערך של -109 dBc/Hz הנמדד בהיסט של 0.1MHz, יציבות גבוהה וזמן התכנסות קצר של 1.4μsec, צריכת הספק נמוכה של 7.3mW וסינתזה מדויקת של תדרים עם טווח שגיאה מקסימלי של עד 0.4%.
תקציר באנגלית
In the field of power and energy management, there is a growing demand for systems that can synchronize across various platforms, optimize power consumption, and enhance system efficiency. The Phase-Locked Loop (PLL) serves as a fundamental building block for achieving these objectives, owing to its ability to provide precise synchronization and frequency synthesis. The purpose of this project is to develop an integrated analog PLL in 180nm technology capable of generating variable output frequencies. This PLL is intended for integration into those platforms. A PLL is a tracking system that generates an output signal whose phase tracks a stable reference signal phase. Our design is based on an edge-triggered phase frequency detector (PFD) and a voltage-controlled oscillator (VCO). The PFD compares the phases of both the reference signal and the output signal from the VCO. By utilizing feedback, the PLL ensures that their phases remain synchronized. Moreover, frequency dividers are employed to achieve a wide range of output frequencies. Through full custom design process of an analog block on a chip, involving analytical analysis, simulation, and optimization, we achieved our desirable specification, including a reduction in phase noise to -109 dBc/Hz at 0.1MHz corner, high stability with a short lock time of 1.4μsec, low power consumption of 7.3mW and precise frequency synthesis with a maximum frequency deviation of only 0.4%.